ath9k: fix a crash in ath9k_hw_reset on older hw
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da1f79f93c
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@ -978,7 +978,7 @@
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+#endif /* INITVALS_AR5008_H */
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--- /dev/null
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+++ b/drivers/net/wireless/ath/ath9k/ar5008_phy.c
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@@ -0,0 +1,1278 @@
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@@ -0,0 +1,1345 @@
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+/*
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+ * Copyright (c) 2008-2010 Atheros Communications Inc.
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+ *
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@ -2226,6 +2226,72 @@
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+ nfarray[5] = nf;
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+}
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+
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+static void ar5008_hw_loadnf(struct ath_hw *ah, struct ath9k_channel *chan)
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+{
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+ struct ath9k_nfcal_hist *h;
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+ int i, j;
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+ int32_t val;
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+ const u32 ar5416_cca_regs[6] = {
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+ AR_PHY_CCA,
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+ AR_PHY_CH1_CCA,
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+ AR_PHY_CH2_CCA,
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+ AR_PHY_EXT_CCA,
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+ AR_PHY_CH1_EXT_CCA,
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+ AR_PHY_CH2_EXT_CCA
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+ };
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+ u8 chainmask, rx_chain_status;
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+
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+ rx_chain_status = REG_READ(ah, AR_PHY_RX_CHAINMASK);
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+ if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
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+ chainmask = 0x9;
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+ else if (AR_SREV_9280(ah) || AR_SREV_9287(ah)) {
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+ if ((rx_chain_status & 0x2) || (rx_chain_status & 0x4))
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+ chainmask = 0x1B;
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+ else
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+ chainmask = 0x09;
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+ } else {
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+ if (rx_chain_status & 0x4)
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+ chainmask = 0x3F;
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+ else if (rx_chain_status & 0x2)
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+ chainmask = 0x1B;
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+ else
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+ chainmask = 0x09;
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+ }
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+
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+ h = ah->nfCalHist;
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+
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+ for (i = 0; i < NUM_NF_READINGS; i++) {
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+ if (chainmask & (1 << i)) {
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+ val = REG_READ(ah, ar5416_cca_regs[i]);
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+ val &= 0xFFFFFE00;
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+ val |= (((u32) (h[i].privNF) << 1) & 0x1ff);
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+ REG_WRITE(ah, ar5416_cca_regs[i], val);
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+ }
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+ }
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+
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+ REG_CLR_BIT(ah, AR_PHY_AGC_CONTROL,
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+ AR_PHY_AGC_CONTROL_ENABLE_NF);
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+ REG_CLR_BIT(ah, AR_PHY_AGC_CONTROL,
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+ AR_PHY_AGC_CONTROL_NO_UPDATE_NF);
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||||
+ REG_SET_BIT(ah, AR_PHY_AGC_CONTROL, AR_PHY_AGC_CONTROL_NF);
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+
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+ for (j = 0; j < 5; j++) {
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+ if ((REG_READ(ah, AR_PHY_AGC_CONTROL) &
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+ AR_PHY_AGC_CONTROL_NF) == 0)
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+ break;
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+ udelay(50);
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+ }
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+
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+ for (i = 0; i < NUM_NF_READINGS; i++) {
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+ if (chainmask & (1 << i)) {
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+ val = REG_READ(ah, ar5416_cca_regs[i]);
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+ val &= 0xFFFFFE00;
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+ val |= (((u32) (-50) << 1) & 0x1ff);
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+ REG_WRITE(ah, ar5416_cca_regs[i], val);
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+ }
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+ }
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+}
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+
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+void ar5008_hw_attach_phy_ops(struct ath_hw *ah)
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+{
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+ struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
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@ -2249,6 +2315,7 @@
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+ priv_ops->set_diversity = ar5008_set_diversity;
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+ priv_ops->ani_control = ar5008_hw_ani_control;
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+ priv_ops->do_getnf = ar5008_hw_do_getnf;
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+ priv_ops->loadnf = ar5008_hw_loadnf;
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+
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+ if (AR_SREV_9100(ah))
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+ priv_ops->compute_pll_control = ar9100_hw_compute_pll_control;
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@ -10791,7 +10858,7 @@
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+}
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--- /dev/null
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+++ b/drivers/net/wireless/ath/ath9k/ar9002_phy.c
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@@ -0,0 +1,601 @@
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@@ -0,0 +1,534 @@
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+/*
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||||
+ * Copyright (c) 2008-2010 Atheros Communications Inc.
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+ *
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@ -11313,72 +11380,6 @@
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+ }
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+}
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+
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+static void ar9002_hw_loadnf(struct ath_hw *ah, struct ath9k_channel *chan)
|
||||
+{
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||||
+ struct ath9k_nfcal_hist *h;
|
||||
+ int i, j;
|
||||
+ int32_t val;
|
||||
+ const u32 ar5416_cca_regs[6] = {
|
||||
+ AR_PHY_CCA,
|
||||
+ AR_PHY_CH1_CCA,
|
||||
+ AR_PHY_CH2_CCA,
|
||||
+ AR_PHY_EXT_CCA,
|
||||
+ AR_PHY_CH1_EXT_CCA,
|
||||
+ AR_PHY_CH2_EXT_CCA
|
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+ };
|
||||
+ u8 chainmask, rx_chain_status;
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+
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+ rx_chain_status = REG_READ(ah, AR_PHY_RX_CHAINMASK);
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+ if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
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+ chainmask = 0x9;
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+ else if (AR_SREV_9280(ah) || AR_SREV_9287(ah)) {
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+ if ((rx_chain_status & 0x2) || (rx_chain_status & 0x4))
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+ chainmask = 0x1B;
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||||
+ else
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||||
+ chainmask = 0x09;
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+ } else {
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+ if (rx_chain_status & 0x4)
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||||
+ chainmask = 0x3F;
|
||||
+ else if (rx_chain_status & 0x2)
|
||||
+ chainmask = 0x1B;
|
||||
+ else
|
||||
+ chainmask = 0x09;
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+ }
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+
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+ h = ah->nfCalHist;
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+
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+ for (i = 0; i < NUM_NF_READINGS; i++) {
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+ if (chainmask & (1 << i)) {
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+ val = REG_READ(ah, ar5416_cca_regs[i]);
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||||
+ val &= 0xFFFFFE00;
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||||
+ val |= (((u32) (h[i].privNF) << 1) & 0x1ff);
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||||
+ REG_WRITE(ah, ar5416_cca_regs[i], val);
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+ }
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+ }
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+
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||||
+ REG_CLR_BIT(ah, AR_PHY_AGC_CONTROL,
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+ AR_PHY_AGC_CONTROL_ENABLE_NF);
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+ REG_CLR_BIT(ah, AR_PHY_AGC_CONTROL,
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||||
+ AR_PHY_AGC_CONTROL_NO_UPDATE_NF);
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||||
+ REG_SET_BIT(ah, AR_PHY_AGC_CONTROL, AR_PHY_AGC_CONTROL_NF);
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+
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+ for (j = 0; j < 5; j++) {
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+ if ((REG_READ(ah, AR_PHY_AGC_CONTROL) &
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+ AR_PHY_AGC_CONTROL_NF) == 0)
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+ break;
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+ udelay(50);
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+ }
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+
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+ for (i = 0; i < NUM_NF_READINGS; i++) {
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||||
+ if (chainmask & (1 << i)) {
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||||
+ val = REG_READ(ah, ar5416_cca_regs[i]);
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||||
+ val &= 0xFFFFFE00;
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||||
+ val |= (((u32) (-50) << 1) & 0x1ff);
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||||
+ REG_WRITE(ah, ar5416_cca_regs[i], val);
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+ }
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+ }
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+}
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+
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+void ar9002_hw_attach_phy_ops(struct ath_hw *ah)
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+{
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+ struct ath_hw_private_ops *priv_ops = ath9k_hw_private_ops(ah);
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@ -11391,7 +11392,6 @@
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+ priv_ops->olc_init = ar9002_olc_init;
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+ priv_ops->compute_pll_control = ar9002_hw_compute_pll_control;
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+ priv_ops->do_getnf = ar9002_hw_do_getnf;
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||||
+ priv_ops->loadnf = ar9002_hw_loadnf;
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+}
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--- /dev/null
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+++ b/drivers/net/wireless/ath/ath9k/ar9002_phy.h
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